東大・NTTら、メモリーとプロセッサーを分離した量子コンピューターのアーキテクチャーを提案

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　東京大学、NTT、理化学研究所、九州大学、科学技術振興機構（JST）の研究グループは3月4日、メモリーとプロセッサーを分離した新たな量子コンピューターのアーキテクチャーを提案した。この設計は、汎用性と移植性に優れ、実用的な量子計算において計算時間の増加を約3％に抑えつつ、必要なハードウェアの規模を約40％削減できるという。

　この研究では、新たな量子メモリー方式を提案することで、実用的なケースでも約90％のメモリー効率を達成できることを示した。また、計算時間の増加抑制は、メモリーアクセスの局所性を活用したキャッシュ構造や、通信遅延を隠蔽する機構を導入することで実現できたという。

　従来の量子コンピューターは、全ての量子データを計算可能なレジスター領域に保持し、量子回路と呼ばれる論理回路でプログラムを実行する「量子回路型」が主流だった。しかし、この方式では、コンピューターのサイズが大きくなりやすく、プログラムが特定の計算機に特化して最適化されるため、異なる計算機への移植が困難になるという課題があった。

　特に、誤り耐性量子計算では、2次元的に並べられた量子ビットを用いる方式が主流だが、従来の設計では、データ保持に用いるセルごとに計算補助用のセルを隣接させる必要があり、メモリー利用効率が低いという問題があった。誤り耐性量子計算とは、量子ビットへのノイズによるエラーが計算中に生じないように、エラーを修正しながら計算する量子計算のこと。実用的な量子計算を行うためには不可欠な技術だという。

　研究グループは、これらの課題を解決するために、現代のコンピューターで標準的に用いられている「ロードストアー型」のアーキテクチャーを量子コンピューターに適用することを試みた。ロードストアー型では、計算機をメモリーとプロセッサーに分け、データをやりとりしながら計算を行う。

　この方式では、データの移動が「ロード」と「ストアー」という抽象化された命令で扱われるため、プロセッサーやメモリーの具体的な構造に依存しない、移植性の高いプログラムを構築できる。また、メモリーはデータ保持に特化できるため、高いメモリー利用効率が期待できる。

　今後、研究グループは提案したアーキテクチャーのさらなる最適化と、実証実験を進める予定だ。また、プログラム言語やコンパイル最適化などの高レイヤー技術の開発も視野に入れ、量子コンピューターの実用化を加速させていくとしている。