2nmロジック半導体の開発は順調–TSMCが技術状況を説明

今回は「2nmロジック半導体の開発は順調–TSMCが技術状況を説明」についてご紹介します。

関連ワード （CIO／経営等） についても参考にしながら、ぜひ本記事について議論していってくださいね。

本記事は、ZDNet Japan様で掲載されている内容を参考にしておりますので、より詳しく内容を知りたい方は、ページ下の元記事リンクより参照ください。

　半導体製造大手の台湾のTSMCは6月30日、横浜市内で技術の取り組み状況に関する説明会を開催した。事業開発担当シニアバイスプレジデントのKevin Zhang氏（博士）は、2025年の量産開始を予定している最先端の2ナノメートル（nm）ロジック半導体の開発が順調に進んでいると説明した。

　まず技術開発への投資についてZhang氏は、「信念と情熱のもと顧客にベストインクラスの技術を提供すべく、研究開発投資の拡大を続けている」と強調。2022年の研究開発投資額は約54億7200万ドル、研究者は8558人にまで拡大しているという。

　先端ロジック半導体は、同社がハイエンドに分類するAI処理、ハイパフォーマンスコンピューティング（HPC）、データセンター向けサーバー、高性能スマートフォン向けについては2022年時点で4nmプロセスが中心となり、それ以外の家電や通信設備機器などのメインストリームについても6nmプロセスへ移行しつつあるとする。

　またZhang氏は、製品の継続的な改善と性能の向上にも取り組んでいるとした。例えば、4nmプロセスについては、2022年（N4P）に比べて2023年（N4X）では性能が1.17倍、チップ集積度が1.06倍に向上している。

　2022年第4四半期に量産を開始したばかりの3nmプロセス（N3）は、5nmプロセスに比べて同一消費電力では性能が18％向上し、同一性能では消費電力を32％削減する。ロジック集積度は1.6倍、チップ集積度は1.3倍になるという。3nmプロセスについては、改良版となる「N3E」を2023年後半から、自動車搭載向けの「N3AE」を2024年から、HPCアプリケーション向けにチューニングした「N3X」を2025年から量産するというロードマップを示した。

　Zhang氏によれば、自動車における電動化や自動運転技術の高度化を背景に、車両の膨大なデータを高速かつ少ない消費電力で演算処理できる車載向け半導体へのニーズが高まっており、HPCや高性能スマートフォンなどのようなハイエンドへのシフトが急速に進んでいるとのことだ。

　2nmプロセスについてZhang氏は、2025年の量産開始というロードマップを順調に進んでいるとした。2nmプロセスは、N3Eに比べて同一消費電力では性能が10～15％向上し、同一性能では消費電力を25～30％削減するとのこと。HPCにおけるエネルギー消費削減などが期待されている。現時点でナノシートトランジスタの性能が、同社の技術目標の80％にまで到達しているとした。

　この他に特化型半導体の概況も紹介した。高性能スマートフォン向けでは、アプリケーションの実行やカメラの動画像処理、ネットワーク接続性といった異なる要件を満たしながらもさらなる低消費電力性を目指しているとし、通信用では、転送性能の向上と消費電力の削減を図りつつ、近く標準化される無線LAN最新規格の「Wi-Fi 7」（通称）や5/6Gを視野に入れた取り組みを進めているという

　日本での状況についてTSMCジャパン 代表取締役社長の小野寺誠氏は、グローバル設計拠点として2020年に横浜、2022年に大阪で開設した「TSMC Japan Design Center」、また半導体材料や積層化などの研究開発拠点となる茨城県つくば市の「3DIC R＆D Center」での活動を順調に展開し、各所での技術者の採用も順調だとした。

　また、熊本県で進めている新工場の建設も順調に進んでおり、予定通りに2024年に生産を開始できる見通しだとした。